Больше информации по резюме будет доступно после регистрации

Зарегистрироваться
Был на сайте более двух недель назад

Кандидат

Мужчина, 42 года, родился 9 июня 1982

Не ищет работу

Москва, м. Речной вокзал, готов к переезду (Австралия, Австрия, Бельгия, Болгария, Великобритания, Венгрия, Германия, Дания, Ирландия, Исландия, Испания, Италия, Канада, Кипр, Латвия, Литва, Москва, Московская область, Нидерланды, Новая Зеландия, Норвегия, Португалия, США, Санкт-Петербург, Сингапур, Финляндия, Франция, Чехия, Швейцария, Швеция, Шотландия, Япония), готов к командировкам

Senior Engineer, R&D, Project Lead

100 000  на руки

Специализации:
  • Руководитель группы разработки

Занятость: полная занятость

График работы: полный день

Опыт работы 22 года 11 месяцев

Август 2011по настоящее время
13 лет 9 месяцев
IDM Ltd

Зеленоград, idm.ru

Senior ASIC Design Engineer
ARM Multi-core SoC - project lead, system-level design, IP blocks, verification
Февраль 2008Август 2011
3 года 7 месяцев
Freescale Semiconductors

Зеленоград, www.freescale.com/

Verification Engineer
Verification and characterization for three technology test vehicles built on 45nm SOI, 55nm and 65nm bulk technologies Integration of custom test IP with JTAG core, debugging and verification Design automation, RTL code generators Digital cell and IO libraries characterization
Январь 2006Февраль 2008
2 года 2 месяца
Research Institute of Long-range Radio Communications

Москва, niidar.ru/

R&D Engineer
VME Bus controller for avionics Proposal of scalable computing platform for SAR applications
Декабрь 2003Февраль 2008
4 года 3 месяца
Unique IC’s

Зеленоград, www.uniqueics.ru/

R&D Engineer
MPEG SoC - system-level design, IP blocks (SDRAM interface, memory arbitration, motion compensation, UART, DMA), debugging, low-level software PAL/NTSC digital video encoder Team leader (4 persons)
Июнь 2002Март 2007
4 года 10 месяцев
Moscow Research Institute of Radio Communications

Москва, www.mniirs.org/

R&D Engineer
Sat dish positioner controller for embedded PCs using Resolver-to-Digital converters Flat panel controller for embedded systems
Июнь 2003Май 2005
2 года
Science and Technological Center Module

Москва, module.ru

R&D Engineer
Parametrized SRAM model for hardware verification Migration of existing projects to new CAD software Migration of legacy IP to new library

Опыт вождения

Имеется собственный автомобиль

Права категории B

Обо мне

ADVANCED: Verilog/SystemVerilog, VHDL Xilinx & Altera FPGAs / CPLDs RTL Compiler, Design Compiler Architecture design and exploration Virtual prototyping and system-level modelling using SystemC VCS, NCVerilog, Questa ARM Cortex family, ARM CoreSight, AMBA HAPS advanced FPGA prototyping platform FPGA prototype development and debugging DFT design - JTAG, scan chains INTERMEDIATE SystemVerilog verification metodologies Various hardware buses and protocols (Gigabit Ethernet, USB, PCI Express, DDR, I2C, SPI, JTAG, VME, ISA) MATLAB UNIX shell scripting DFT - ATPG, memory test & repair Conformal LEC, Formality Standard cell libraries characterization (Magma SiliconSmart) Oscilloscope, logic analyser and other lab equipment BASIC: SKILL C / C++, Perl, TCL, Python First Encounter, Virtuoso Calibre PERC PCAD, OrCAD Soldering

Высшее образование (Магистр)

2005
Bauman Moscow State Technical University
Special Machine Building, Computer Sciences & Electrical Engineering

Знание языков

АнглийскийC2 — В совершенстве


РусскийC2 — В совершенстве


Повышение квалификации, курсы

2011
Introduction to Artificial Intelligence
Stanford University, Statement of accomplishment for the advanced track, 89.9%
2011
Machine Learning
Stanford University, Statement of accomplishment for the advanced track, 89.9%
2009
Encounter RTL Compiler
Cadence, Passed
2009
SystemVerilog Language for Verification
Cadence, Passed

Тесты, экзамены

2011
Cambridge ESOL - Level 1 Certificate in ESOL International
English First, FCE Grade B (Council of Europe Level B2)

Гражданство, время в пути до работы

Гражданство: Россия

Разрешение на работу: Россия

Желательное время в пути до работы: Не имеет значения